IBM의 0.7nm 칩, 트랜지스터 적층으로 무어의 법칙 10년 연장
IBM이 트랜지스터를 수직으로 적층해 밀도를 50%, 효율을 70% 높이는 나노스택 칩 아키텍처를 공개했다. 이 돌파구는 AI 데이터센터의 하드웨어 스케일링 한계를 연장할 수 있을 것으로 기대된다.
IBM은 네일사이즈 칩에 1000억개의 트랜지스터를 장착할 수 있는 새로운 수직 적층 아키텍처인 나노스택(Nanostack)을 개발했다. 이 방법은 양자 스케일링 한계를 우회하여 이전 세대보다 50% 더 빠른 속도와 70% 더 높은 에너지 효율성을 제공한다. 이 기술은 향후 10년 내에 데이터 센터에 적용될 것으로 예상되며, AI 훈련 및 추론 워크로드의 에너지 발자국에 크게 영향을 미칠 것으로 예상된다. 인텔, 삼성, TSMC가 유사한 CFDET 접근 방식을 추구하는 가운데 IBM의 엇갈린 레이어 디자인은 배선을 단순화하고 3D 칩 제조 일정을 가속화한다. 이 로드맵 확장은 미래 AI 모델의 기하급수적인 컴퓨팅 요구 사항에 따라 하드웨어가 계속해서 속도를 내도록 보장한다.